ファーウェイ、半導体の新設計原則「τの法則」発表　今秋のKirinチップに採用へ

JST北京事務所　2026年06月05日

　中国通信機器大手の華為技術（ファーウェイ）は、半導体と電子システムの性能向上に向けた新たな設計原則「τ（タウ）の法則」を発表した。ムーアの法則が前提としてきたトランジスタの微細化が物理的・経済的な限界に近づく中、信号伝搬の遅延を短縮することで、チップやシステム全体の性能向上を図る考え方だ。

　5月25日に上海で開かれた「IEEE International Symposium on Circuits and Systems（ISCAS 2026）」で、ファーウェイ董事で半導体業務部総裁の何庭波氏が、「半導体の新たな経路の探索と実践」と題する基調講演を行い、同原則を発表した。

「τの法則」は、従来の「幾何学的微細化」に代わり、「時間の微細化」を重視する。トランジスタをさらに小さくするだけでなく、デバイス、回路、チップ、システムの各段階で時間定数τを下げ、信号が伝わるまでの時間を短縮することを目指す。中核技術として、回路の配置や構造を見直す「ロジックフォールディング」を用い、信号伝搬の遅延を圧縮することで、トランジスタ密度やシステム性能の向上につなげる。

　ファーウェイによると、同社は過去6年間、この考え方に基づき381種類のチップを設計・量産してきた。2026年秋に発表予定の新しいKirin（麒麟）チップでは、ロジックフォールディング技術を全面的に採用し、性能向上を見込んでいるという。

　同社はさらに、2031年までに、「τの法則」に基づくハイエンドチップのトランジスタ密度を、1.4ナノメートル世代のプロセスに相当する水準まで高めるとの見通しを示した。ただし、これは製造プロセスそのものを1.4ナノメートルにするという意味ではなく、設計や実装の工夫によって同等水準の密度を目指すという位置づけだ。

　何氏は今後の半導体産業について、「未来は必ずオープンな協力のものになる」と述べ、世界の研究者やエンジニア、産業パートナーとの連携を通じ、半導体と電子産業の持続的な発展を進めたいとの考えを示した。