ファーウェイ、新型Kirinチップ「9050 Pro」発表

Science Portal China編集部　2026年10月05日

　ファーウェイは2026年9月7日、広州で新型トリプルフォールドスマートフォン「Mate XT 2」とともに、高性能モバイルチップ「Kirin 9050 Pro」を発表した。今回のチップには、ファーウェイが開発を進めてきた「LogicFolding（ロジック・フォールディング）」技術が初めて適用された。ファーウェイによれば、Kirin 9050 Proを搭載したMate XT 2のシステム全体の性能は、前モデルのMate XTsと比べて42％向上した。

　今回注目されるのは、性能向上だけではない。米国の半導体輸出規制によって先端製造プロセスの利用が制限されるなか、ファーウェイが半導体の微細化だけに依存せず、回路構造そのものを変えることで性能を高める技術戦略を具体化した点にある。

「微細化」だけではない―信号伝達時間を短縮する新たな発想

　これまで半導体の性能向上では、トランジスタを小型化し、より多くの回路を集積する「微細化」が重要な手段となってきた。しかし、米国による対中半導体規制の強化により、ファーウェイはTSMCなど海外の先端ファウンドリーを利用することが難しくなっている。

　米国は2020年、外国直接製品規則（FDPR）を拡大し、米国の技術や装置を利用して製造した半導体をファーウェイに供給する場合にも許可を必要とする規制を強化した。こうした環境のなか、ファーウェイは単純に「より微細なプロセス」を追求するだけではなく、別の方法で半導体性能を向上させる技術に注目している。

　その考え方を示したのが、ファーウェイが2026年5月に発表した「τ（タウ）法則」である。ファーウェイは半導体性能を決める要素として、トランジスタの大きさだけでなく、回路内を信号が移動する時間（τ）を短縮することにも着目している。

　この考え方を具体化する技術が「LogicFolding」である。

　従来の半導体では、論理回路を基本的に平面的に配置するのに対し、LogicFoldingでは、論理回路を垂直方向に配置し、層と層を接続する経路を設けることで、信号の移動距離を短縮する。つまり、トランジスタを小さくするだけではなく、「回路をどう配置するか」そのものを2次元から3次元へ変えることで、集積度と性能を高めるという発想である。

Kirin 9050 Proで実用化―回路を「縦」に配置して性能を向上

　Kirin 9050 Proでは、このLogicFoldingを適用し、チップ内部の論理回路を垂直方向に配置するとともに、層間の接続経路を設けることで、配線距離と信号遅延の短縮を図っている。

　Kirin 9050 Proは前世代のKirin 9030 Proと比べ、単位面積当たりのトランジスタ数が約55％増加し、1平方ミリメートル当たり1億5500万個から約2億3800万個まで向上した。また、一部の主要処理では消費電力を最大66％削減したとしている。CPU、GPU、NPUについても、それぞれ「霊犀（LinxiCore）CPU」「馬良（Maleoon）GPU」「達芬奇（Da Vinci）NPU」を採用し、マルチタスク処理、グラフィック処理、オンデバイスAIなどの性能を強化した。

　この方式は、世界の半導体企業が進める3次元積層技術とも共通する部分がある。一方で、何を積層するのか、どこに重点を置くのかには違いがある。TSMC、Samsung Electronics、Intelも3次元積層技術を積極的に拡大しているが、ファーウェイのLogicFoldingは、一つのチップ内部の論理回路そのものを立体的に再配置し、信号経路を短縮することに重点を置いている。

　ファーウェイが強調しているのは、こうした回路構造の変更によって、最先端プロセスの微細化以外にも半導体性能を高める道があるという点である。

　今回のKirin 9050 Proの発表は、ファーウェイが先端半導体製造プロセスの確保だけに依存せず、回路構造と信号伝達方式そのものを変えることで、半導体性能の向上を目指す戦略を商用製品として具体化したものといえる。

　もっとも、LogicFoldingが今後、従来の微細化技術をどの程度補完できるかについては、実際の製品性能だけでなく、製造歩留まりやコスト、量産性などを含めて検証する必要がある。今後、モバイルチップで検証した技術をAI向けの高性能チップへどこまで展開できるかが、ファーウェイの半導体技術をみる上での重要なポイントとなる。

モバイルからAIチップへ―LogicFoldingを長期的な技術路線に

　ファーウェイはLogicFoldingをKirin 9050 Proだけの技術とするのではなく、今後のKirin SoCやAI向けAscendチップにも拡大する中長期的な半導体技術路線として位置付けている。

　Kirin SoCについては、2026～2029年の次世代製品にLogicFoldingを継続的に適用し、動作周波数や電力効率を段階的に高める計画を示している。

　2026年7月にファーウェイが公開した「τ法則V2」の論文によれば、2026年・2027年型のKirin SoCはすでにテープアウトを完了しており、2028年・2029年型を含む4世代の製品にLogicFoldingを適用する計画としている。

　高性能CPUコアについては2029年に4GHz以上を目標とし、今後3～5年間で、実際の利用環境におけるKirin SoCのエネルギー効率を現在の2倍以上に高める方向を示している。さらにファーウェイは、モバイル分野で検証したLogicFoldingを2030年前後からAI向けAscendチップにも拡大する構想を示している。Ascend 910C、950および後続製品では当面、チップレット、2.5Dパッケージング、ハイブリッドボンディングなどを活用し、2030年前後からLogicFoldingをAIチップに導入する計画である。

　長期的には、2031年までにτ法則に基づく高性能チップのトランジスタ集積度を1.4nm級プロセスと同等の水準まで高め、2035年にはAIハードウェア全体の集積度を2026年比で100倍以上に拡大するという目標も掲げている。